• Функциональная верификация IP модулей
• Участие в создании системы регрессионного тестирования IP

• Опыт верификации и/или разработки RTL от 3 лет
• Уверенный пользователь RTL симулятора
• Хорошее знание Verilog/SystemVerilog
• Владение скриптовыми языками (perl/python/tcl/shell scripting)
• Уверенный пользователь Linux
• Английский язык

Дополнительным преимуществом будет:

• Опыт программирования на ASM, С
• Опыт с системами Continuous Integration
• Знакомство с OVM/UVM
• Знание процессорных архитектур

Условия:

• Конкурентоспособная оплата труда (по результатам собеседования)
• Оформление по ТК РФ
• Гибкий рабочий график